Implementación de softcore RISC-V en FPGA

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Fil: Bértolo, Nicolás Luciano. Universidad Nacional de Río Negro. Escuela de Producción, Tecnología y Medio Ambiente. Río Negro. Argentina.

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Detalles Bibliográficos
Autores principales:	Bértolo, Nicolás Luciano, Jalil, Leandro Andrés, Kromer, Tomás Martin
Otros Autores:	Rovaletti, Federico Tula
Lenguaje:	Español
Publicado:	2021
Materias:	Ingeniería, Ciencia y Tecnología Softcore RISC-V Segmentación - Pipeline AMBA – Arquitectura de bus de microcontrolador avanzada FPGA – Hardware programable de alta velocidad ISA – Set de instrucciones Segmentation - Pipeline AMBA - Advanced Microcontroller Bus Architecture FPGA - High Speed Programmable Hardware ISA - Instruction Set
Acceso en línea:	http://rid.unrn.edu.ar/handle/20.500.12049/8006
Aporte de:	Repositorio Institucional Digital de la Universidad Nacional de Río Negro (UNRN) de Universidad Nacional de Río Negro

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spelling	I65-R171-20.500.12049-80062025-10-20T11:48:57Z application/pdf info:eu-repo/semantics/openAccess https://creativecommons.org/licenses/by-nc-sa/4.0/ 2021-06-23 Fil: Bértolo, Nicolás Luciano. Universidad Nacional de Río Negro. Escuela de Producción, Tecnología y Medio Ambiente. Río Negro. Argentina. Fil: Jalil, Leandro Andrés. Universidad Nacional de Río Negro. Escuela de Producción, Tecnología y Medio Ambiente. Río Negro. Argentina. Fil: Kromer, Tomás Leandro. Universidad Nacional de Río Negro. Escuela de Producción, Tecnología y Medio Ambiente. Río Negro. Argentina. Implementación de softcore RISC-V en FPGA Bértolo, Nicolás Luciano Jalil, Leandro Andrés Kromer, Tomás Martin Rovaletti, Federico Tula Abbate, Santiago Andrés Ingeniería, Ciencia y Tecnología Softcore RISC-V Segmentación - Pipeline AMBA – Arquitectura de bus de microcontrolador avanzada FPGA – Hardware programable de alta velocidad ISA – Set de instrucciones Segmentation - Pipeline AMBA - Advanced Microcontroller Bus Architecture FPGA - High Speed Programmable Hardware ISA - Instruction Set Ingeniería, Ciencia y Tecnología This final integrative project consists of the development of a softcore that implements the RISC-V instruction set (ISA) in an FPCA. The softcore implementation is based on a pipeline type architecture and the complete system contains support for devices, interrupts, DRAM memory and interconnection to an AMBA bus, AXI4. Two of the peripherals implemented are an Ethernet MAC and a 16550 UART based on a Xilins IP core for each. The platform is capable of running Zephyr, an RTOS (Real Time Operating System), for which a driver that handles the Ethernet MAC was implemented, and through this, it is capable of connecting to an IPv4 network, requesting an IP address and run a Telnet server on it. The work carried out in this project includes the implementation of an automated continuous integration system, for the execution of the necessary steps for the compilation, synthesis, implementation and verification of the development. Este proyecto final integrador consiste en el desarrollo de un softcore que implementa el conjunto de instrucciones (ISA) RISC-V en un FPCA. La implementación del softcore está basada en una arquitectura de tipo pipeline y el sistema completo contiene soporte para dispositivos, interrupciones, memoria DRAM e interconexión a un bus AMBA, AXI4. Dos de los periféricos implementados son una MAC Ethernet y una UART 16550 tomando como base un IP core de Xilins para cada uno. La plataforma es capaz de correr Zephyr, un RTOS (Sistema operativo de tiempo real), para el cual se implementó un driver que maneje el MAC Ethernet, y a través de este, es capaz de conectarse a una red IPv4, solicitar una dirección de IP y correr un servidor Telnet en ella. El trabajo llevado a cabo en este proyecto incluye la implementación de un sistema de integración continua automatizado, para la ejecución de los pasos necesarios para la compilación, síntesis, implementación y verificación del desarrollo. Bértolo, N. L.; Jalil, L. N.; Kromer, T. M. (2021). Implementación de softcore RISC-V en FPGA. Trabajo final de grado. Universidad Nacional de Río Negro. http://rid.unrn.edu.ar/handle/20.500.12049/8006 es
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Implementación de softcore RISC-V en FPGA

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