Conversores analógico-digitales de alta velocidad para sistemas de comunicaciones digitales
La nueva generación de sistemas de comunicaciones digitales demanda conversores analógico-digital (ADC) de muy alta velocidad que sólo pueden ser realizados en base una arquitectura paralela de conversores temporalmente intercalados (TI-ADC). Un TI-ADC consiste en un arreglo de M ADC en paralelo...
Guardado en:
| Autor principal: | |
|---|---|
| Otros Autores: | |
| Formato: | tesis doctoral |
| Lenguaje: | Español |
| Publicado: |
2015
|
| Materias: | |
| Acceso en línea: | http://repositoriodigital.uns.edu.ar/handle/123456789/2528 |
| Aporte de: |
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Ingeniería Conversores A/D CMOS Comunicaciones digitales Microelectrónica Circuitos de alta velocidad |
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Ingeniería Conversores A/D CMOS Comunicaciones digitales Microelectrónica Circuitos de alta velocidad Reyes, Benjamín Tomás Conversores analógico-digitales de alta velocidad para sistemas de comunicaciones digitales |
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Ingeniería Conversores A/D CMOS Comunicaciones digitales Microelectrónica Circuitos de alta velocidad |
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La nueva generación de sistemas de comunicaciones digitales demanda conversores
analógico-digital (ADC) de muy alta velocidad que sólo pueden ser realizados en base una
arquitectura paralela de conversores temporalmente intercalados (TI-ADC). Un TI-ADC
consiste en un arreglo de M ADC en paralelo que son coordinados por M fases de reloj.
Como resultado, se obtiene una tasa de frecuencia de muestreo global (Fs) igual a M veces
la tasa de muestreo individual de cada ADC. Sin embargo, debido a los desapareamientos
entre los transistores dentro de los circuitos integrados, los canales de los TI-ADC pueden
mostrar diferencias en sus diversos parámetros esenciales (por ej. desajustes de offset,
ganancia y fases de muestreo). Estos desajustes pueden ser detectados y calibrados, sin
embargo, el desajuste entre las fases de muestreo presenta un gran desafío en su detección
y por ello representa un tema abierto de investigación.
En esta Tesis se propone una nueva técnica para la detección y calibración del desajuste
entre las fases de muestreo en TI-ADC para receptores digitales de fibra óptica de
40/100 Gb/s. Además, la técnica propuesta puede detectar y corregir el desapareamiento
de tiempo de propagación (time-skew) entre los canales en cuadratura (I/Q) que se
presenta en los receptores ópticos coherentes. Asimismo, el método de ajuste puede extenderse
a otros tipos de receptores digitales que utilicen TI-ADC. La técnica propuesta se
demuestra efectiva y simple ya que evita el agregado de circuitos adicionales y aprovecha
la información disponible dentro del procesador digital de señales del receptor.
Por otro lado, el otro aporte fundamental de la Tesis es la verificación y demostración
experimental del método de calibración para TI-ADC. Para ello se diseñó un chip
de TI-ADC de 2 GS/s y 6-bits que implementa 8 canales temporalmente intercalados y
un total de 16 conversores de aproximaciones sucesivas asíncronicos. El diseño incorpora
múltiples capacidades de calibración, incluyendo celdas de retardo programable que permiten
controlar las fases del conversor. El chip se fabricó en una tecnología CMOS de
0.13μm, siendo este el primer chip en ser diseñado y enviado a fabricar desde la FCEFyNUniversidad
Nacional de Córdoba. Se realizaron las mediciones del conversor y el resto
de los bloques, demostrando una correcta operación según sus especificaciones de diseño.
A partir de este conversor prototipo se desarrolló una plataforma de hardware y software
dedicada que permitió emular un sistema de comunicaciones para la verificación de la
propuesta de calibración. Finalmente la Tesis presenta diferentes ejemplos experimentales
de calibración, demostrando que la técnica puede mitigar correctamente los efectos de los
desajustes entre fases del conversor sobre el desempeño del receptor. |
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Mandolesi, Pablo Sergio |
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Mandolesi, Pablo Sergio Reyes, Benjamín Tomás |
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