Consistencia de ejecución: una propuesta no cache coherente

La presencia de uno o varios niveles de memoria cache en los procesadores modernos, cuyo objetivo es reducir el tiempo efectivo de acceso a memoria, adquiere especial relevancia en un ambiente multiprocesador del tipo DSM dado el mucho mayor costo de las referencias a memoria en módulos remotos. Cla...

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Detalles Bibliográficos
Autores principales:	García, Rafael B., Ardenghi, Jorge Raúl
Formato:	Objeto de conferencia
Lenguaje:	Español
Publicado:	2005
Materias:	Ciencias Informáticas DSM memoria compartida distribuida Shared memory modelos de consistencia de memoria Cache memories coherencia de cache
Acceso en línea:	http://sedici.unlp.edu.ar/handle/10915/23233
Aporte de:	SEDICI (UNLP) de Universidad Nacional de La Plata

id	I19-R120-10915-23233
record_format	dspace
institution	Universidad Nacional de La Plata
institution_str	I-19
repository_str	R-120
collection	SEDICI (UNLP)
language	Español
topic	Ciencias Informáticas DSM memoria compartida distribuida Shared memory modelos de consistencia de memoria Cache memories coherencia de cache
spellingShingle	Ciencias Informáticas DSM memoria compartida distribuida Shared memory modelos de consistencia de memoria Cache memories coherencia de cache García, Rafael B. Ardenghi, Jorge Raúl Consistencia de ejecución: una propuesta no cache coherente
topic_facet	Ciencias Informáticas DSM memoria compartida distribuida Shared memory modelos de consistencia de memoria Cache memories coherencia de cache
description	La presencia de uno o varios niveles de memoria cache en los procesadores modernos, cuyo objetivo es reducir el tiempo efectivo de acceso a memoria, adquiere especial relevancia en un ambiente multiprocesador del tipo DSM dado el mucho mayor costo de las referencias a memoria en módulos remotos. Claramente, el protocolo de coherencia de cache debe responder al modelo de consistencia de memoria adoptado. El modelo secuencial SC, aceptado generalmente como el más natural, junto a una serie de modelos más relajados como consistencia de procesador PC, release RC, y más recientemente Java, asumen coherencia de cache. Existen, aunque en proporción mucho menor, otros modelos como el Dag y el location consistency LC que prescinden del requerimiento de coherencia. En este trabajo, analizadas las limitaciones que impone a nivel de hardware y software la coherencia, formulamos un nuevo modelo no cache coherente y un protocolo eficiente de cache para soportarlo. Este modelo, al cual referiremos como consistencia de ejecución EC, permite una ejecución secuencialmente consistente con programas paralelos libre de carrera, data race free, y en los casos de operaciones asincrónicas posibilita un comportamiento asimilable al del modelo Slow, lo cual lo tornaría válido para aplicaciones no sincronizadas
format	Objeto de conferencia Objeto de conferencia
author	García, Rafael B. Ardenghi, Jorge Raúl
author_facet	García, Rafael B. Ardenghi, Jorge Raúl
author_sort	García, Rafael B.
title	Consistencia de ejecución: una propuesta no cache coherente
title_short	Consistencia de ejecución: una propuesta no cache coherente
title_full	Consistencia de ejecución: una propuesta no cache coherente
title_fullStr	Consistencia de ejecución: una propuesta no cache coherente
title_full_unstemmed	Consistencia de ejecución: una propuesta no cache coherente
title_sort	consistencia de ejecución: una propuesta no cache coherente
publishDate	2005
url	http://sedici.unlp.edu.ar/handle/10915/23233
work_keys_str_mv	AT garciarafaelb consistenciadeejecucionunapropuestanocachecoherente AT ardenghijorgeraul consistenciadeejecucionunapropuestanocachecoherente
bdutipo_str	Repositorios
_version_	1764820465999675395

Consistencia de ejecución: una propuesta no cache coherente

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