Diseño e implementación de una interfaz PECL-TTL/CMOS para un receptor GPS

En general, un receptor de GPS (Global Positioning System) puede dividirse en tres etapas básicas: la etapa de Radio frecuencia, que traslada a frecuencia intermedia, muestrea y digitaliza la señal de GPS, la etapa de correladores programables, que realiza la correlación de las señales recibidas y l...

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Detalles Bibliográficos
Autores principales: Juárez, José María, Lorente, Hugo Enrique
Formato: Objeto de conferencia
Lenguaje:Español
Publicado: 2006
Materias:
Ingeniería
Interfaz
PECL
TTL/CMOS
GPS
Acceso en línea:http://sedici.unlp.edu.ar/handle/10915/146493
Aporte de:
SEDICI (UNLP) de Universidad Nacional de La Plata
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description En general, un receptor de GPS (Global Positioning System) puede dividirse en tres etapas básicas: la etapa de Radio frecuencia, que traslada a frecuencia intermedia, muestrea y digitaliza la señal de GPS, la etapa de correladores programables, que realiza la correlación de las señales recibidas y la etapa de procesamiento que calcula la solución de navegación. Se dispone de un receptor GPS donde las dos primeras etapas, están implementadas con dispositivos específicos (ASIC- Application Specific Integrated Circuit) que se encuentran conectados a través de una interfaz PECL. Debido al interés en el desarrollo de hardware propio, como ser correladores programables implementados en FPGA, se implementó una interfaz para la conversión de las señales diferenciales PECL a señales TTL/CMOS y viceversa con el fin de poder interconectar los ASIC con dispositivos que no poseen interfaces diferenciales. La interfaz diferencial del receptor GPS se compone de cuatro señales PECL diferenciales: el reloj de GPS de 49.106 MHz, el reloj de muestro de 38.194 MHz, y las muestras de la señal en magnitud y signo a una frecuencia de 9.45 MHz. Los dispositivos PECL o Lógica acoplada por emisor positiva (Positive Emitter Coupled Logic) no son más que los dispositivos ECL (Emitter Coupled Logic) funcionando con alimentación positiva. Estos últimos, desarrollados para implementar interfaces diferenciales de alta velocidad son alimentados con una tensión de -5.2V. Debido a la incompatibilidad con otras tecnologías como TTL o CMOS, la lógica ECL se ha perfeccionado para poder utilizarse con fuentes de alimentación positivas. A continuación se describen las características de estos dispositivos y posteriormente el diseño de la interfaz de interconexión.
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