Design and FPGA verification of a quasi-cyclic LDPC code for optical communication systems

Fil: Bergero, Genaro. ClariPhy Argentina S.A; Argentina.

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Detalles Bibliográficos
Autores principales: Bergero, Genaro, Morero, Damian A., Pola, Ariel L., Castrillón, Mario A., Hueda, Mario R.
Formato: conferenceObject
Lenguaje:Inglés
Publicado: 2024
Materias:
Ingeniería
Tecnología
Microprocesadores
Programación
Soft microprocessors
Acceso en línea:http://hdl.handle.net/11086/553805
Aporte de:
Repositorio Digital Universitario (UNC) de Universidad Nacional de Córdoba
id I10-R141-11086-553805
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spelling I10-R141-11086-5538052024-09-28T06:23:47Z Design and FPGA verification of a quasi-cyclic LDPC code for optical communication systems Bergero, Genaro Morero, Damian A. Pola, Ariel L. Castrillón, Mario A. Hueda, Mario R. Ingeniería Tecnología Microprocesadores Programación Soft microprocessors Fil: Bergero, Genaro. ClariPhy Argentina S.A; Argentina. Fil: Morero, Damian A. Universidad Nacional de Córdoba. Facultad de Ciencias Exactas, Físicas y Naturales; Argentina. Fil: Morero, Damian A. Consejo Nacional de Investigaciones Científicas y Técnicas. Instituto de Estudios Avanzados en Ingeniería y Tecnología; Argentina. Fil: Pola, Ariel L. Fundación Fulgor; Argentina. Fil: Castrillón, Mario A. Universidad Nacional de Córdoba. Facultad de Ciencias Exactas, Físicas y Naturales; Argentina. Fil: Castrillón, Mario A. Consejo Nacional de Investigaciones Científicas y Técnicas. Instituto de Estudios Avanzados en Ingeniería y Tecnología; Argentina. Fil: Hueda, Mario R. Universidad Nacional de Córdoba. Facultad de Ciencias Exactas, Físicas y Naturales; Argentina. Fil: Hueda, Mario R. Consejo Nacional de Investigaciones Científicas y Técnicas. Instituto de Estudios Avanzados en Ingeniería y Tecnología; Argentina. Powerful forward error correction codes such as quasi-cyclic low density parity check (QC-LDPC) are required in next-generation coherent optical communication systems [1]. This work describes the design and experimental verification of a high net coding gain (NCG), low complexity QC-LDPC code. Towards this end, we develop a field programmable gate array (FPGA) based platform specially designed for optimization and performance evaluation of LDPC codes. The proposed FPGA framework includes several features such as the capability of changing the internal resolution of the decoder algorithm or capturing error patterns for error-floor analysis. Experimental results derived from the FPGA platform show that the designed QC-LDPC code is able to achieve an NCG of 11.6 dB at a bit-error-rate (BER) of 10−15 with an overhead of 25% and a codeword length of only 16K bits. http://ieeexplore.ieee.org/document/7811566/ Fil: Bergero, Genaro. ClariPhy Argentina S.A; Argentina. Fil: Morero, Damian A. Universidad Nacional de Córdoba. Facultad de Ciencias Exactas, Físicas y Naturales; Argentina. Fil: Morero, Damian A. Consejo Nacional de Investigaciones Científicas y Técnicas. Instituto de Estudios Avanzados en Ingeniería y Tecnología; Argentina. Fil: Pola, Ariel L. Fundación Fulgor; Argentina. Fil: Castrillón, Mario A. Universidad Nacional de Córdoba. Facultad de Ciencias Exactas, Físicas y Naturales; Argentina. Fil: Castrillón, Mario A. Consejo Nacional de Investigaciones Científicas y Técnicas. Instituto de Estudios Avanzados en Ingeniería y Tecnología; Argentina. Fil: Hueda, Mario R. Universidad Nacional de Córdoba. Facultad de Ciencias Exactas, Físicas y Naturales; Argentina. Fil: Hueda, Mario R. Consejo Nacional de Investigaciones Científicas y Técnicas. Instituto de Estudios Avanzados en Ingeniería y Tecnología; Argentina. Telecomunicaciones 2024-09-27T12:28:49Z 2024-09-27T12:28:49Z 2016 conferenceObject http://hdl.handle.net/11086/553805 eng Attribution-NonCommercial-ShareAlike 4.0 International http://creativecommons.org/licenses/by-nc-sa/4.0/ Electrónico y/o Digital
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