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| LEADER |
00859nam a22002655a 4500 |
| 001 |
2331 |
| 003 |
AR-SjUIP |
| 005 |
20200306143659.0 |
| 008 |
191107t2011 |||a 00 0 spa d |
| 040 |
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|a AR-SjUIP
|c AR-SjUIP
|
| 900 |
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|a Proyecto Huarpe
|b 6699
|c 6699
|d Proyecto Huarpe
|
| 020 |
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|a 9786077071747
|
| 245 |
1 |
0 |
|a VHDL :
|b lenguaje para síntesis y modelado de circuitos /
|c Fernando Pardo Carpio, José A. Boluda Grau.
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| 250 |
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|a 3a. ed.
|
| 260 |
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|a México :
|b Alfaomega,
|c 2011.
|
| 080 |
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|a 004.432
|2 UNE 50001:2015
|
| 650 |
|
7 |
|a LENGUAJE DE PROGRAMACION
|9 161574
|
| 650 |
|
7 |
|a INGENIERIA DE SISTEMAS
|9 18206
|
| 650 |
|
7 |
|a BIBLIOTECAS DE PROGRAMAS
|9 208956
|
| 100 |
1 |
|
|a Pardo Carpio, Fernando
|9 210671
|
| 700 |
1 |
|
|a Boluda Grau, José A.
|9 210672
|
| 300 |
|
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|a 308 p. :
|b il. ;
|c 23 cm.
|
| 504 |
|
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| 942 |
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|
|2 udc
|c LIB
|
| 999 |
|
|
|c 153044
|d 153044
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