Verificación de circuitos digitales descritos en HDL
En el ámbito del diseño de circuitos integrados, el proceso de asegurar que la intención del diseño es mapeada correctamente en su implementación se denomina verificación funcional. En este contexto, los errores lógicos son discrepancias entre el comportamiento previsto del dispositivo y su compo...
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| Autor principal: | |
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| Otros Autores: | |
| Formato: | tesis de maestría |
| Lenguaje: | Español |
| Publicado: |
2015
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| Materias: | |
| Acceso en línea: | http://repositoriodigital.uns.edu.ar/handle/123456789/2560 |
| Aporte de: |
| Sumario: | En el ámbito del diseño de circuitos integrados, el proceso de asegurar que la intención
del diseño es mapeada correctamente en su implementación se denomina verificación funcional.
En este contexto, los errores lógicos son discrepancias entre el comportamiento previsto del
dispositivo y su comportamiento observado.
La verificación funcional es hoy en día el cuello de botella del flujo de diseño digital y la simulación
de eventos discretos sigue siendo la técnica de verificación más utilizada, principalmente
debido a que es la única aplicable a sistemas grandes y complejos.
En este trabajo se aborda, mediante un enfoque teórico práctico, dos de los conceptos más
relevantes de la verificación funcional de hardware basada en simulación, esto es, la arquitectura
de los testbenches, los cuales le dan soporte práctico a dicha técnica y los modelos de cobertura
funcional, los cuales definen las funcionalidades y escenarios que deben ser probados guiando de
esta forma la creación de pruebas y el respectivo progreso del proceso de verificación.
En primer lugar, se encara la temática de la arquitectura de los testbenches modernos identificando
las propiedades deseadas de los mismos, reusabilidad y facilidad para aumentar el nivel
de abstracción. En función de estas dos propiedades se selecciona la metodología de Universal
Verification Methodology (UVM) para el diseño, análisis e implementación de dos testbenches.
En segundo lugar, dada la problemática del crecimiento del espacio de prueba de los diseños
modernos y la subsecuente dificultad para generar modelos de cobertura adecuados para los
mismos a partir de sus especificaciones, se introduce un método empírico de caja negra para
derivar un modelo de cobertura para diseños dominados por el control. Este método está basado
en la utilización de un modelo abstracto de la funcionalidad del dispositivo bajo prueba
(DUV, sigla en inglés de Device Under Verification). Este modelo facilita la extracción de conjuntos
de secuencias de prueba, los cuales representan el modelo de cobertura funcional. Dada
la complejidad de los posibles espacios de prueba generados, las conocidas técnicas de Testing
de Software, partición en clases de equivalencia y análisis de valores límites, son aplicadas para
reducirlos. Adicionalmente, se desarrolla una notación formal para expresar las secuencias de
prueba equivalentes extraídas del modelo. Por ultimo se aplica el método de derivación de modelo de cobertura funcional presentado para obtener casos de prueba relevantes para un modulo de buffer FIFO, y se utiliza el testbench implementado para darle soporte a la ejecución de dichos casos de prueba, implementando las pruebas derivadas y los correspondientes puntos de cobertura, combinando de esta forma los dos conceptos abordados. |
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