Análisis de capacidades y estimación de tiempos de un inversor CMOS

Los análisis y comparaciones desarrollados en el presente trabajo tienen como objetivo lograr estimaciones de tiempos de subida y bajada y tiempos de propagación de una compuerta inversora diseñada en tecnología CMOS de 500 nm sin carga. Esta propuesta se enmarca en un proyecto mayor, el cual tiene...

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Detalles Bibliográficos
Autores principales: Ricci, Edgardo, Agostini, Marcial, Serrangeli, Juan, Aróztegui, Walter J., Rapallini, José Antonio, Quijano, María Victoria, Quijano, Antonio Adrián
Formato: Objeto de conferencia Resumen
Lenguaje:Español
Publicado: 2017
Materias:
Electrotecnia
análisis de tiempos
tecnología CMOS
Acceso en línea:http://sedici.unlp.edu.ar/handle/10915/60156
Aporte de:
SEDICI (UNLP) de Universidad Nacional de La Plata
Descripción
Sumario:Los análisis y comparaciones desarrollados en el presente trabajo tienen como objetivo lograr estimaciones de tiempos de subida y bajada y tiempos de propagación de una compuerta inversora diseñada en tecnología CMOS de 500 nm sin carga. Esta propuesta se enmarca en un proyecto mayor, el cual tiene como fin el diseño de una librería de celdas CMOS (compuertas estáticas, biestables, etc) y la correspondiente caracterización de cada uno de sus componentes.

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