PLL Digital Multiplicador de Frecuencia integrado en un proceso CMOS estándar
En este trabajo se presenta el diseño y layout de un circuito multiplicador de una frecuencia de entrada de 10MHz para obtener una salida de 80MHz a través de un PLL (Phase Locked Loop: Lazo de Seguimiento de Fase) digital, utilizando la tecnología CMOS estándar de 0.6 μm.
Guardado en:
| Autor principal: | |
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| Formato: | Objeto de conferencia |
| Lenguaje: | Español |
| Publicado: |
2011
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| Materias: | |
| Acceso en línea: | http://sedici.unlp.edu.ar/handle/10915/121930 |
| Aporte de: |
| Sumario: | En este trabajo se presenta el diseño y layout de un circuito multiplicador de una frecuencia de entrada de 10MHz para obtener una salida de 80MHz a través de un PLL (Phase Locked Loop: Lazo de Seguimiento de Fase) digital, utilizando la tecnología CMOS estándar de 0.6 μm. |
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